台积电副总裁兼首席技术官曹敏博士强调了这项研究工作的战略重要性，他表示：“我们的研究合作对于推动半导体创新至关重要。重点在于降低风险并加速‘实验室到晶圆厂’的转化，确保突破性发现——尤其是在这些新型沟道材料方面——能够快速高效地集成到先进制造工艺中，并最终提供尖端解决方案。”
据imec报道，在日前举办的2026年IEEE/JSAP超大规模集成电路技术与电路研讨会上，他们携手光刻解决方案供应商ASML和半导体代工厂台积电，共同展示了一种新型、稳健且可扩展的300mm集成方案，用于基于二维材料的n型和p型场效应晶体管（FET）。
据介绍，该方案首次成功演示了采用MoS2作为沟道材料的n型FET和基于WS2或WSe2的p型FET，其接触多晶硅间距（CPP）为50nm，并展现出良好的电流-电压特性。这些成果标志着基于二维材料的晶体管从实验室到工厂的转化迈出了关键一步，该晶体管有望应用于超小型逻辑电路以及后端和晶圆背面应用。
二维过渡金属二硫化物（s，例如 MoS2、WS2
和 WSe2）有望扩展和增强逻辑电路微缩技术的发展路线图。当这些材料作为原子级薄的导电沟道替代硅时，它们能够实现高性能的微缩晶体管——这对于超微缩逻辑电路以及后端工艺和晶圆背面应用都极具吸引力。它们之所以具有如此巨大的潜力，是因为它们即使在超微缩的栅极和沟道长度下，也能保持良好的静电沟道控制和可接受的载流子迁移率。
然而，目前工业化应用的瓶颈在于缺乏一种能够在 300 毫米的集成方案，该方案能够以符合工业实际的尺寸提供基于 的 n 型和 p 型场效应晶体管 (FET)，同时保持实验室规模下已充分验证的性能。
ASML、台积电和imec联合推出了一种可扩展、后端兼容的300mm集成方案，用于基于的n型和p型FET，该方案取得了三项关键成果：
（1）实现了50nm接触多晶硅间距(CPP)的n型和p型FET，这在世界范围内尚属首次；
（2）在零栅极电压(Vg=0V)下，两种晶体管极性均实现了极低的关断电流(Ioff)；
（3）采用WSe2沟道的p型FET的性能接近实验室器件的最高纪录。
imec表示，该方案的晶体管工作率高达94%（即Imax/Imin >10⁵ ），证明了这种类似CMOS的集成方案——将n型和p型FET集成在同一300mm晶圆上——具有良好的鲁棒性和稳定性。所提出的工艺流程也适用于除MoS₂、WS₂和WSe₂以外的其他二维沟道材料。
imec 计算和存储器件技术研发副总裁 Sankar Kar 表示：“基于二维过渡金属二硫化物 () 材料的晶体管通常针对小沟道长度进行了优化。然而，为了尽可能降低接触电阻，它们通常具有较大的接触面积，这阻碍了尺寸的进一步缩小。我们首次实现了 50nm 的接触点间距 (CPP)——该指标由栅极长度和源漏接触长度共同决定——且未影响二维 n 型和 p 型场效应晶体管 (FET) 的性能。与 ASML 紧密合作优化的单次曝光极紫外 (EUV) 光刻技术是实现 CPP 尺寸缩小的关键。”
这些尺寸缩小的晶体管展现出良好的电流-电压特性，其中 pFET 的性能几乎与实验室中性能最佳的器件相当——解决了 晶体管长期以来面临的挑战。此外，电学测试结果表明，当栅极电压 (Vg) 设置为 0V 时，两种极性的晶体管均会关断。“这种理想的性能可归功于我们采用了一种创新的‘反向’薄膜晶体管 (TFT) 制造工艺，” Sankar Kar 解释道。“与传统的二维材料晶体管不同，我们的 n 型和 p 型 FET 具有底部电极和重叠沉积的栅极。这是通过将 沟道材料转移到预先图案化的、填充钨 (W) 的沟槽上来实现的，这些沟槽用作电极。”
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